Index: /trunk/Top/W1.v
===================================================================
--- /trunk/Top/W1.v	(revision 10)
+++ /trunk/Top/W1.v	(revision 14)
@@ -86,5 +86,5 @@
    output            flash_cen,
    output            flash_clk,
-   output            flash_adv,
+   output            flash_adv, //FIXME it seems useless 
    output            flash_rst
 );
Index: /trunk/sim/simula.do
===================================================================
--- /trunk/sim/simula.do	(revision 13)
+++ /trunk/sim/simula.do	(revision 14)
@@ -1,3 +1,3 @@
-#start with vsim -c -do simula.do
+#start with: vsim -c -do simula.do
 
 vlib work
@@ -32,5 +32,5 @@
 vlog  $env(XILINX)/../../verilog/src/glbl.v
 #vlog  $XILINX/../../verilog/src/glbl.v
-#vlog  ../sim/*.v
+vlog  ../sim/*.v
 
 #Pass the parameters for memory model parameter file#
Index: /trunk/os2wb/os2wb.v
===================================================================
--- /trunk/os2wb/os2wb.v	(revision 10)
+++ /trunk/os2wb/os2wb.v	(revision 14)
@@ -172,4 +172,8 @@
 );
 */
+reg fifo_rd;
+wire [123:0] pcx_packet;
+
+
 pcx_fifo pcx_fifo_inst( 
     .clk(clk),
@@ -199,6 +203,5 @@
       end
 
-reg fifo_rd;
-wire [123:0] pcx_packet;
+
 assign pcx_packet=pcx_data_fifo[123:0];
 
Index: /trunk/os2wb/os2wb_dual.v
===================================================================
--- /trunk/os2wb/os2wb_dual.v	(revision 6)
+++ /trunk/os2wb/os2wb_dual.v	(revision 14)
@@ -19,4 +19,7 @@
 //
 //////////////////////////////////////////////////////////////////////////////////
+
+`ifdef DUALCORES
+
 module os2wb_dual(
     input              clk,
@@ -181,4 +184,5 @@
 );
 */
+
 pcx_fifo pcx_fifo_inst( 
     .clk(clk),
@@ -1121,3 +1125,5 @@
 );
 
-endmodule
+endmodule 
+
+`endif