source: XOpenSparcT1/trunk/Top/W1.v @ 6

Revision 6, 16.2 KB checked in by pntsvt00, 14 years ago (diff)

versione iniziale opensparc
RevLine 
[6]1`timescale 1ns / 1ps
2//////////////////////////////////////////////////////////////////////////////////
3// Company:  (C) Athree, 2009
4// Engineer: Dmitry Rozhdestvenskiy
5// Email dmitry.rozhdestvenskiy@srisc.com dmitryr@a3.spb.ru divx4log@narod.ru
6//
7// Design Name:    SPARC SoC single-core top level for Altera StratixIV devkit
8// Module Name:    W1
9// Project Name:   SPARC SoC single-core
10//
11// LICENSE:
12// This is a Free Hardware Design; you can redistribute it and/or
13// modify it under the terms of the GNU General Public License
14// version 2 as published by the Free Software Foundation.
15// The above named program is distributed in the hope that it will
16// be useful, but WITHOUT ANY WARRANTY; without even the implied
17// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.
18// See the GNU General Public License for more details.
19//
20//////////////////////////////////////////////////////////////////////////////////
21
22module W1(
23
24   input         sysclk,
25   input         sysrst,
26
27   // ddr3 memory interface
28   inout  [63:0] ddr3_dq,
29   inout  [ 7:0] ddr3_dqs,
30   inout  [ 7:0] ddr3_dqs_n,
31   inout         ddr3_ck,
32   inout         ddr3_ck_n,
33   output        ddr3_reset,
34   output [12:0] ddr3_a,
35   output [ 2:0] ddr3_ba,
36   output        ddr3_ras_n,
37   output        ddr3_cas_n,
38   output        ddr3_we_n,
39   output        ddr3_cs_n,
40   output        ddr3_odt,
41   output        ddr3_ce,
42   output [ 7:0] ddr3_dm,
43
44   output        phy_init_done, // LED
45   input         rup,
46   input         rdn,
47       
48   // Console interface
49   input  srx,
50   output stx,
51   input  [1:0] flash_rev,
52   
53   /* MII interface replaced by SGMII
54   
55   input        mtx_clk_pad_i,
56   output [3:0] mtxd_pad_o,
57   output       mtxen_pad_o,
58   output       mtxerr_pad_o,
59   input        mrx_clk_pad_i,
60   input  [3:0] mrxd_pad_i,
61   input        mrxdv_pad_i,
62   input        mrxerr_pad_i,
63   input        mcoll_pad_i,
64   input        mcrs_pad_i, */
65   
66        //SGMII
67        //output       mdc,
68   //inout        md,
69   
70   //output eth_rst,
71   //output eth_tx,
72   //input  eth_rx,
73   
74   //output led_10,
75   //output led_100,
76   //output led_1000,
77   //output led_link,
78   //output led_disp_err,
79   //output led_char_err,
80   //output led_an,
81       
82   output     [24:0] flash_addr,
83   input      [15:0] flash_data,
84   output            flash_oen,
85   output            flash_wen,
86   output            flash_cen,
87   output            flash_clk,
88   output            flash_adv,
89   output            flash_rst
90);
91
92wire wb_rst_i;
93wire [35:0] CONTROL0;
94wire [35:0] CONTROL1;
95wire [35:0] CONTROL2;
96wire [1:0] VIO_SIG;
97
98reg [31:0] cycle_count;
99
100assign flash_clk=1;
101assign flash_adv=0;
102assign flash_rst=!wb_rst_i;
103
104wire [63:0] m0_dat_i;
105wire [63:0] m0_dat_o;
106wire [63:0] m0_adr_i;
107wire [ 7:0] m0_sel_i;
108wire        m0_we_i;
109wire        m0_cyc_i; 
110wire        m0_stb_i;
111wire        m0_ack_o;
112
113wire [63:0] m1_dat_i;
114wire [63:0] m1_dat_o;
115wire [63:0] m1_adr_i;
116wire [ 7:0] m1_sel_i;
117wire        m1_we_i;
118wire        m1_cyc_i; 
119wire        m1_stb_i;
120wire        m1_ack_o;
121
122wire [63:0] s0_dat_i; 
123wire [63:0] s0_dat_o;
124wire [63:0] s0_adr_o;
125wire [ 7:0] s0_sel_o;
126wire        s0_we_o;
127wire        s0_cyc_o; 
128wire        s0_stb_o;
129wire        s0_ack_i;
130
131wire [63:0] s1_dat_i; 
132wire [63:0] s1_dat_o;
133wire [63:0] s1_adr_o;
134wire [ 7:0] s1_sel_o;
135wire        s1_we_o;
136wire        s1_cyc_o; 
137wire        s1_stb_o;
138wire        s1_ack_i;
139
140wire [63:0] s2_dat_i; 
141wire [63:0] s2_dat_o;
142wire [63:0] s2_adr_o;
143wire [ 7:0] s2_sel_o;
144wire        s2_we_o;
145wire        s2_cyc_o; 
146wire        s2_stb_o;
147wire        s2_ack_i;
148
149wire [63:0] s3_dat_i; 
150wire [63:0] s3_dat_o;
151wire [63:0] s3_adr_o;
152wire [ 7:0] s3_sel_o;
153wire        s3_we_o;
154wire        s3_cyc_o; 
155wire        s3_stb_o;
156wire        s3_ack_i;
157
158wire [63:0] s4_dat_i; 
159wire [63:0] s4_dat_o;
160wire [63:0] s4_adr_o;
161wire [ 7:0] s4_sel_o;
162wire        s4_we_o;
163wire        s4_cyc_o; 
164wire        s4_stb_o;
165wire        s4_ack_i;
166
167wb_conbus_top wishbone (
168    .clk_i(wb_clk_i), 
169    .rst_i(wb_rst_i), 
170   
171    //CPU
172    .m0_dat_i(m0_dat_i), 
173    .m0_dat_o(m0_dat_o), 
174    .m0_adr_i(m0_adr_i), 
175    .m0_sel_i(m0_sel_i), 
176    .m0_we_i(m0_we_i), 
177    .m0_cyc_i(m0_cyc_i), 
178    .m0_stb_i(m0_stb_i), 
179    .m0_ack_o(m0_ack_o), 
180    .m0_err_o(), 
181    .m0_rty_o(), 
182    .m0_cab_i(0),
183   
184    //Ethernet
185    .m1_dat_i(m1_dat_i), 
186    .m1_dat_o(m1_dat_o), 
187    .m1_adr_i(m1_adr_i), 
188    .m1_sel_i(m1_sel_i), 
189    .m1_we_i(m1_we_i), 
190    .m1_cyc_i(m1_cyc_i), 
191    .m1_stb_i(m1_stb_i), 
192    .m1_ack_o(m1_ack_o), 
193    .m1_err_o(m1_err_o), 
194    .m1_rty_o(m1_rty_o), 
195    .m1_cab_i(m1_cab_i), 
196
197    .m2_dat_i(0), 
198    .m2_dat_o(), 
199    .m2_adr_i(0), 
200    .m2_sel_i(0), 
201    .m2_we_i(0), 
202    .m2_cyc_i(0), 
203    .m2_stb_i(0), 
204    .m2_ack_o(), 
205    .m2_err_o(), 
206    .m2_rty_o(), 
207    .m2_cab_i(0), 
208
209    .m3_dat_i(0), 
210    .m3_dat_o(), 
211    .m3_adr_i(0), 
212    .m3_sel_i(0), 
213    .m3_we_i(0), 
214    .m3_cyc_i(0), 
215    .m3_stb_i(0), 
216    .m3_ack_o(), 
217    .m3_err_o(), 
218    .m3_rty_o(), 
219    .m3_cab_i(0), 
220
221    .m4_dat_i(0), 
222    .m4_dat_o(), 
223    .m4_adr_i(0), 
224    .m4_sel_i(0), 
225    .m4_we_i(0), 
226    .m4_cyc_i(0), 
227    .m4_stb_i(0), 
228    .m4_ack_o(), 
229    .m4_err_o(), 
230    .m4_rty_o(), 
231    .m4_cab_i(0), 
232
233    .m5_dat_i(0), 
234    .m5_dat_o(), 
235    .m5_adr_i(0), 
236    .m5_sel_i(0), 
237    .m5_we_i(0), 
238    .m5_cyc_i(0), 
239    .m5_stb_i(0), 
240    .m5_ack_o(), 
241    .m5_err_o(), 
242    .m5_rty_o(), 
243    .m5_cab_i(0), 
244
245    .m6_dat_i(0), 
246    .m6_dat_o(), 
247    .m6_adr_i(0), 
248    .m6_sel_i(0), 
249    .m6_we_i(0), 
250    .m6_cyc_i(0), 
251    .m6_stb_i(0), 
252    .m6_ack_o(), 
253    .m6_err_o(), 
254    .m6_rty_o(), 
255    .m6_cab_i(0), 
256
257    .m7_dat_i(0), 
258    .m7_dat_o(), 
259    .m7_adr_i(0), 
260    .m7_sel_i(0), 
261    .m7_we_i(0), 
262    .m7_cyc_i(0), 
263    .m7_stb_i(0), 
264    .m7_ack_o(), 
265    .m7_err_o(), 
266    .m7_rty_o(), 
267    .m7_cab_i(0), 
268
269    //DRAM
270    .s0_dat_i(s0_dat_i), 
271    .s0_dat_o(s0_dat_o), 
272    .s0_adr_o(s0_adr_o), 
273    .s0_sel_o(s0_sel_o), 
274    .s0_we_o(s0_we_o), 
275    .s0_cyc_o(s0_cyc_o), 
276    .s0_stb_o(s0_stb_o), 
277    .s0_ack_i(s0_ack_i), 
278    .s0_err_i(0), 
279    .s0_rty_i(0), 
280    .s0_cab_o(),
281   
282    //Flash
283    .s1_dat_i(s1_dat_i), 
284    .s1_dat_o(s1_dat_o), 
285    .s1_adr_o(s1_adr_o), 
286    .s1_sel_o(s1_sel_o), 
287    .s1_we_o(s1_we_o), 
288    .s1_cyc_o(s1_cyc_o), 
289    .s1_stb_o(s1_stb_o), 
290    .s1_ack_i(s1_ack_i), 
291    .s1_err_i(s1_err_i), 
292    .s1_rty_i(s1_rty_i), 
293    .s1_cab_o(s1_cab_o), 
294
295    //Ethernet
296    .s2_dat_i(s2_dat_i), 
297    .s2_dat_o(s2_dat_o), 
298    .s2_adr_o(s2_adr_o), 
299    .s2_sel_o(s2_sel_o), 
300    .s2_we_o(s2_we_o), 
301    .s2_cyc_o(s2_cyc_o), 
302    .s2_stb_o(s2_stb_o), 
303    .s2_ack_i(s2_ack_i), 
304    .s2_err_i(s2_err_i), 
305    .s2_rty_i(s2_rty_i), 
306    .s2_cab_o(s2_cab_o), 
307
308    //UART
309    .s3_dat_i({s3_dat_i[31:0],s3_dat_i[31:0]}), 
310    .s3_dat_o(s3_dat_o), 
311    .s3_adr_o(s3_adr_o), 
312    .s3_sel_o(s3_sel_o), 
313    .s3_we_o(s3_we_o), 
314    .s3_cyc_o(s3_cyc_o), 
315    .s3_stb_o(s3_stb_o), 
316    .s3_ack_i(s3_ack_i), 
317    .s3_err_i(s3_err_i), 
318    .s3_rty_i(s3_rty_i), 
319    .s3_cab_o(s3_cab_o), 
320
321    //Second flash interface for fff8xxxxxx ram disk addressing
322    .s4_dat_i(s4_dat_i), 
323    .s4_dat_o(s4_dat_o), 
324    .s4_adr_o(s4_adr_o), 
325    .s4_sel_o(s4_sel_o), 
326    .s4_we_o(s4_we_o), 
327    .s4_cyc_o(s4_cyc_o), 
328    .s4_stb_o(s4_stb_o), 
329    .s4_ack_i(s4_ack_i), 
330    .s4_err_i(s4_err_i), 
331    .s4_rty_i(s4_rty_i), 
332    .s4_cab_o(s4_cab_o), 
333
334    .s5_dat_i(0), 
335    .s5_dat_o(), 
336    .s5_adr_o(), 
337    .s5_sel_o(), 
338    .s5_we_o(), 
339    .s5_cyc_o(), 
340    .s5_stb_o(), 
341    .s5_ack_i(0), 
342    .s5_err_i(0), 
343    .s5_rty_i(0), 
344    .s5_cab_o(), 
345
346    .s6_dat_i(0), 
347    .s6_dat_o(), 
348    .s6_adr_o(), 
349    .s6_sel_o(), 
350    .s6_we_o(), 
351    .s6_cyc_o(), 
352    .s6_stb_o(), 
353    .s6_ack_i(0), 
354    .s6_err_i(0), 
355    .s6_rty_i(0), 
356    .s6_cab_o(), 
357
358    .s7_dat_i(0), 
359    .s7_dat_o(), 
360    .s7_adr_o(), 
361    .s7_sel_o(), 
362    .s7_we_o(), 
363    .s7_cyc_o(), 
364    .s7_stb_o(), 
365    .s7_ack_i(0), 
366    .s7_err_i(0), 
367    .s7_rty_i(0), 
368    .s7_cab_o() 
369);
370       
371s1_top cpu (
372    .sys_clock_i(wb_clk_i), 
373    .sys_reset_i(wb_rst_i), 
374    .eth_irq_i(eth_irq), 
375    .wbm_ack_i(m0_ack_o), 
376    .wbm_data_i(m0_dat_o), 
377    .wbm_cycle_o(m0_cyc_i), 
378    .wbm_strobe_o(m0_stb_i), 
379    .wbm_we_o(m0_we_i), 
380    .wbm_addr_o(m0_adr_i), 
381    .wbm_data_o(m0_dat_i), 
382    .wbm_sel_o(m0_sel_i)
383    );
384
385wire [7:0] fifo_used;
386
387dram_wb dram_wb_inst (
388    .clk200(sysclk), 
389    .rup(rup),
390    .rdn(rdn),
391    .wb_clk_i(wb_clk_i), 
392    .wb_rst_i(wb_rst_i), 
393    .wb_dat_i(s0_dat_o), 
394    .wb_dat_o(s0_dat_i), 
395    .wb_adr_i(s0_adr_o), 
396    .wb_sel_i(s0_sel_o), 
397    .wb_we_i(s0_we_o), 
398    .wb_cyc_i(s0_cyc_o), 
399    .wb_stb_i(s0_stb_o), 
400    .wb_ack_o(s0_ack_i), 
401    .wb_err_o(s0_err_i), 
402    .wb_rty_o(s0_rty_i), 
403    .wb_cab_i(s0_cab_o), 
404    .ddr3_dq(ddr3_dq), 
405    .ddr3_dqs(ddr3_dqs), 
406    .ddr3_dqs_n(ddr3_dqs_n), 
407    .ddr3_ck(ddr3_ck), 
408    .ddr3_ck_n(ddr3_ck_n), 
409    .ddr3_reset(ddr3_reset),
410    .ddr3_a(ddr3_a), 
411    .ddr3_ba(ddr3_ba), 
412    .ddr3_ras_n(ddr3_ras_n), 
413    .ddr3_cas_n(ddr3_cas_n), 
414    .ddr3_we_n(ddr3_we_n), 
415    .ddr3_cs_n(ddr3_cs_n), 
416    .ddr3_odt(ddr3_odt), 
417    .ddr3_ce(ddr3_ce), 
418    .ddr3_dm(ddr3_dm), 
419    .phy_init_done(phy_init_done), 
420    .dcm_locked(dcm_locked), 
421    .fifo_used(fifo_used),
422    .sysrst(sysrst)
423);
424
425WBFLASH flash (
426    .wb_clk_i(wb_clk_i), 
427    .wb_rst_i(wb_rst_i), 
428   
429    .wb_dat_i(s1_dat_o), 
430    .wb_dat_o(s1_dat_i), 
431    .wb_adr_i(s1_adr_o), 
432    .wb_sel_i(s1_sel_o), 
433    .wb_we_i(s1_we_o), 
434    .wb_cyc_i(s1_cyc_o), 
435    .wb_stb_i(s1_stb_o), 
436    .wb_ack_o(s1_ack_i), 
437    .wb_err_o(s1_err_i), 
438    .wb_rty_o(s1_rty_i), 
439    .wb_cab_i(s1_cab_o), 
440
441    .wb1_dat_i(s4_dat_o), 
442    .wb1_dat_o(s4_dat_i), 
443    .wb1_adr_i(s4_adr_o), 
444    .wb1_sel_i(s4_sel_o), 
445    .wb1_we_i(s4_we_o), 
446    .wb1_cyc_i(s4_cyc_o), 
447    .wb1_stb_i(s4_stb_o), 
448    .wb1_ack_o(s4_ack_i), 
449    .wb1_err_o(s4_err_i), 
450    .wb1_rty_o(s4_rty_i), 
451    .wb1_cab_i(s4_cab_o), 
452
453    .flash_addr(flash_addr), 
454    .flash_data(flash_data), 
455    .flash_oen(flash_oen), 
456    .flash_wen(flash_wen), 
457    .flash_cen(flash_cen),
458    .flash_rev(flash_rev)
459);
460
461uart_top uart16550 (
462    .wb_clk_i(wb_clk_i), 
463    .wb_rst_i(wb_rst_i), 
464    .wb_adr_i({s3_adr_o[4:3],s3_sel_o[3:0]==4'h0 ? 1'b0:1'b1,2'b00}), 
465    .wb_dat_i(s3_sel_o[3:0]==4'h0 ? {s3_dat_o[39:32],s3_dat_o[47:40],s3_dat_o[55:48],s3_dat_o[63:56]}:{s3_dat_o[7:0],s3_dat_o[15:8],s3_dat_o[23:16],s3_dat_o[31:24]}), 
466    .wb_dat_o({s3_dat_i[7:0],s3_dat_i[15:8],s3_dat_i[23:16],s3_dat_i[31:24]}), 
467    .wb_we_i(s3_we_o), 
468    .wb_stb_i(s3_stb_o), 
469    .wb_cyc_i(s3_cyc_o), 
470    .wb_ack_o(s3_ack_i), 
471    .wb_sel_i(s3_sel_o[3:0]==4'h0 ? {s3_sel_o[4],s3_sel_o[5],s3_sel_o[6],s3_sel_o[7]}:{s3_sel_o[0],s3_sel_o[1],s3_sel_o[2],s3_sel_o[3]}), // Big endian
472    .int_o(int_o), 
473    .stx_pad_o(stx), 
474    .srx_pad_i(srx), 
475    .rts_pad_o(), 
476    .cts_pad_i(1), 
477    .dtr_pad_o(), 
478    .dsr_pad_i(1), 
479    .ri_pad_i(0), 
480    .dcd_pad_i(1),
481         .baud_o(baud_o)
482);
483
484/*
485// OpenCores 10/100 Ethernet MAC
486eth_top eth_mac (
487    .wb_clk_i(wb_clk_i),
488    .wb_rst_i(wb_rst_i),
489   
490    .wb_dat_i(wb_sel_i[7:4]==4'b0 ? {wb_dat_i[7:0],wb_dat_i[15:8],wb_dat_i[23:16],wb_dat_i[31:24]}:{wb_dat_i[39:32],wb_dat_i[47:40],wb_dat_i[55:48],wb_dat_i[63:56]}),
491    .wb_dat_o(dat_o),
492    .wb_adr_i(wb_adr_i[31:0]),
493    .wb_sel_i(wb_sel_i[7:4]==4'b0 ? {wb_sel_i[0],wb_sel_i[1],wb_sel_i[2],wb_sel_i[3]}:{wb_sel_i[4],wb_sel_i[5],wb_sel_i[6],wb_sel_i[7]}),
494    .wb_we_i(wb_we_i),
495    .wb_cyc_i(wb_cyc_i),
496    .wb_stb_i(wb_stb_i),
497    .wb_ack_o(wb_ack_o),
498    .wb_err_o(wb_err_o),
499    .m_wb_adr_o(m_wb_adr_o[31:0]),
500    .m_wb_sel_o(sel_o),
501    .m_wb_we_o(m_wb_we_o),
502    .m_wb_dat_o(mdat_o),
503    .m_wb_dat_i(m_wb_adr_o[2] ? {m_wb_dat_i[7:0],m_wb_dat_i[15:8],m_wb_dat_i[23:16],m_wb_dat_i[31:24]}:{m_wb_dat_i[39:32],m_wb_dat_i[47:40],m_wb_dat_i[55:48],m_wb_dat_i[63:56]}),
504    .m_wb_cyc_o(m_wb_cyc_o),
505    .m_wb_stb_o(m_wb_stb_o),
506    .m_wb_ack_i(m_wb_ack_i),
507    .m_wb_err_i(m_wb_err_i),
508   
509    .mtx_clk_pad_i(mtx_clk),
510    .mtxd_pad_o(mtxd),
511    .mtxen_pad_o(mtxen),
512    .mtxerr_pad_o(mtxerr),
513    .mrx_clk_pad_i(mrx_clk),
514    .mrxd_pad_i(mrxd),
515    .mrxdv_pad_i(mrxdv),
516    .mrxerr_pad_i(mrxerr),
517    .mcoll_pad_i(mcoll),
518    .mcrs_pad_i(mcrs),
519    .mdc_pad_o(mdc),
520    .md_pad_i(md_i),
521    .md_pad_o(md_o),
522    .md_padoe_o(md_oe),
523    .int_o(int_eth)
524); */
525
526/*eth_sgmii eth_ctrl (
527   .wb_clk_i(wb_clk_i),
528    .wb_rst_i(wb_rst_i),
529    .sysclk(sysclk),
530   
531    .wb_dat_i(s2_dat_o),
532    .wb_dat_o(s2_dat_i),
533    .wb_adr_i(s2_adr_o),
534    .wb_sel_i(s2_sel_o),
535    .wb_we_i(s2_we_o),
536    .wb_cyc_i(s2_cyc_o),
537    .wb_stb_i(s2_stb_o),
538    .wb_ack_o(s2_ack_i),
539    .wb_err_o(s2_err_i),
540
541    .m_wb_adr_o(m1_adr_i),
542    .m_wb_sel_o(m1_sel_i),
543    .m_wb_we_o(m1_we_i),
544    .m_wb_dat_o(m1_dat_i),
545    .m_wb_dat_i(m1_dat_o),
546    .m_wb_cyc_o(m1_cyc_i),
547    .m_wb_stb_o(m1_stb_i),
548    .m_wb_ack_i(m1_ack_o),
549    .m_wb_err_i(m1_err_o),
550   
551    .sgmii_tx(eth_tx),
552    .sgmii_rx(eth_rx),
553    .led_10(led_10),
554    .led_100(led_100),
555    .led_1000(led_1000),
556    .led_an(led_an),
557    .led_disp_err(led_disp_err),
558    .led_char_err(led_char_err),
559    .led_link(led_link),
560   
561    .md(md),
562    .mdc(mdc),
563   
564    .int_eth(eth_int)
565);
566*/
567assign eth_rst=!wb_rst_i; // PHY reset
568         
569wire sysrst_p;
570assign sysrst_p=!sysrst;
571
572// Standard PLL
573pll pll_inst(
574        .RST_IN(sysrst_p),
575        .CLKIN1_IN(sysclk),
576        .CLKOUT0_OUT(wb_clk_i), //Up to 75 MHz on Stratix IV
577        .LOCKED_OUT(dcm_locked)
578);
579       
580assign wb_rst_i=(!dcm_locked || !phy_init_done);
581         
582//reg [223:0] ILA_DATA;
583
584/*
585[63:0]    address
586[127:64]  data to core
587[191:128] data from core
588[199:192] sel
589[200]     cyc
590[201]     stb
591[202]     we
592[203]     ack
593*/
594
595// SignalTap II
596/*ST ila(
597        .acq_clk(wb_clk_i),
598        .acq_data_in(ILA_DATA),
599        .acq_trigger_in(ILA_DATA),
600        .storage_enable(ILA_DATA[203]) // wb_ack
601);*/
602
603// InSystem Sources
604/*VIO vio_inst(
605        .probe(0),
606        .source_clk(wb_clk_i),
607        .source(VIO_SIG)
608);*/
609
610/*always @(posedge wb_clk_i or posedge wb_rst_i)
611   if(wb_rst_i)
612           cycle_count<=0;
613        else
614           cycle_count<=cycle_count+1;
615
616always @( * )
617   begin
618      case(VIO_SIG)
619         2'b00:
620            begin
621               ILA_DATA[63:0]<=m0_adr_i;
622               ILA_DATA[127:64]<=m0_dat_o;
623               ILA_DATA[191:128]<=m0_dat_i;
624               ILA_DATA[199:192]<=m0_sel_i;
625               ILA_DATA[200]<=m0_cyc_i;
626               ILA_DATA[201]<=m0_stb_i;
627               ILA_DATA[202]<=m0_we_i;
628               ILA_DATA[203]<=m0_ack_o;
629            end
630         2'b01:
631            begin
632               ILA_DATA[63:0]<=m1_adr_i;
633               ILA_DATA[127:64]<=m1_dat_o;
634               ILA_DATA[191:128]<=m1_dat_i;
635               ILA_DATA[199:192]<=m1_sel_i;
636               ILA_DATA[200]<=m1_cyc_i;
637               ILA_DATA[201]<=m1_stb_i;
638               ILA_DATA[202]<=m1_we_i;
639               ILA_DATA[203]<=m1_ack_o;
640            end
641         2'b10:
642            begin
643               ILA_DATA[63:0]<=s2_adr_o;
644               ILA_DATA[127:64]<=s2_dat_o;
645               ILA_DATA[191:128]<=s2_dat_i;
646               ILA_DATA[199:192]<=s2_sel_o;
647               ILA_DATA[200]<=s2_cyc_o;
648               ILA_DATA[201]<=s2_stb_o;
649               ILA_DATA[202]<=s2_we_o;
650               ILA_DATA[203]<=s2_ack_i;
651            end
652         2'b11:
653            begin
654               ILA_DATA[63:0]<=s4_adr_o;
655               ILA_DATA[127:64]<=s4_dat_o;
656               ILA_DATA[191:128]<=s4_dat_i;
657               ILA_DATA[199:192]<=s4_sel_o;
658               ILA_DATA[200]<=s4_cyc_o;
659               ILA_DATA[201]<=s4_stb_o;
660               ILA_DATA[202]<=s4_we_o;
661               ILA_DATA[203]<=s4_ack_i;
662            end
663      endcase
664      ILA_DATA[204]<=stx;
665      ILA_DATA[205]<=srx;
666      ILA_DATA[206]<=baud_o;
667      //ILA_DATA[220:207]<=cycle_count[31:18];
668      ILA_DATA[220:213]<=fifo_used;
669      ILA_DATA[212:207]<=cycle_count[31:26];
670      ILA_DATA[221]<=dcm_locked;
671      ILA_DATA[222]<=wb_rst_i;
672      ILA_DATA[223]<=phy_init_done;
673   end
674*/
675endmodule
Note: See TracBrowser for help on using the repository browser.