source: XOpenSparcT1/trunk/Top/W1.v @ 8

Revision 8, 15.7 KB checked in by pntsvt00, 14 years ago (diff)

modifiche per la sintesi su Xilinx
Line 
1`timescale 1ns / 1ps
2//////////////////////////////////////////////////////////////////////////////////
3// Company:  (C) Athree, 2009
4// Engineer: Dmitry Rozhdestvenskiy
5// Email dmitry.rozhdestvenskiy@srisc.com dmitryr@a3.spb.ru divx4log@narod.ru
6//
7// Design Name:    SPARC SoC single-core top level for Altera StratixIV devkit
8// Module Name:    W1
9// Project Name:   SPARC SoC single-core
10//
11// LICENSE:
12// This is a Free Hardware Design; you can redistribute it and/or
13// modify it under the terms of the GNU General Public License
14// version 2 as published by the Free Software Foundation.
15// The above named program is distributed in the hope that it will
16// be useful, but WITHOUT ANY WARRANTY; without even the implied
17// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.
18// See the GNU General Public License for more details.
19//
20//////////////////////////////////////////////////////////////////////////////////
21
22module W1(
23
24   input         clk_in,
25   input         sysrst,
26
27   // ddr3 memory interface
28   inout  [63:0] ddr3_dq,
29   inout  [ 7:0] ddr3_dqs,
30   inout  [ 7:0] ddr3_dqs_n,
31   inout         ddr3_ck,
32   inout         ddr3_ck_n,
33   output        ddr3_reset,
34   output [12:0] ddr3_a,
35   output [ 2:0] ddr3_ba,
36   output        ddr3_ras_n,
37   output        ddr3_cas_n,
38   output        ddr3_we_n,
39   output        ddr3_cs_n,
40   output        ddr3_odt,
41   output        ddr3_ce,
42   output [ 7:0] ddr3_dm,
43
44   //output        phy_init_done, // LED
45   //input         rup,
46   //input         rdn,
47       
48   // Console interface
49   input  srx,
50   output stx,
51   //input  [1:0] flash_rev,
52   
53   /* MII interface replaced by SGMII
54   
55   input        mtx_clk_pad_i,
56   output [3:0] mtxd_pad_o,
57   output       mtxen_pad_o,
58   output       mtxerr_pad_o,
59   input        mrx_clk_pad_i,
60   input  [3:0] mrxd_pad_i,
61   input        mrxdv_pad_i,
62   input        mrxerr_pad_i,
63   input        mcoll_pad_i,
64   input        mcrs_pad_i, */
65   
66        //SGMII
67        //output       mdc,
68   //inout        md,
69   
70   //output eth_rst,
71   //output eth_tx,
72   //input  eth_rx,
73   
74   //output led_10,
75   //output led_100,
76   //output led_1000,
77   //output led_link,
78   //output led_disp_err,
79   //output led_char_err,
80   //output led_an,
81       
82   output     [21:0] flash_addr,
83   input      [15:0] flash_data,
84   output            flash_oen,
85   output            flash_wen,
86   output            flash_cen,
87   output            flash_clk,
88   output            flash_adv,
89   output            flash_rst
90);
91
92wire pllclk;
93wire sysclk;
94wire wb_rst_i;
95wire [35:0] CONTROL0;
96wire [35:0] CONTROL1;
97wire [35:0] CONTROL2;
98wire [1:0] VIO_SIG;
99
100reg [31:0] cycle_count;
101
102assign flash_clk=1;
103assign flash_adv=0;
104assign flash_rst=!wb_rst_i;
105
106wire [63:0] m0_dat_i;
107wire [63:0] m0_dat_o;
108wire [63:0] m0_adr_i;
109wire [ 7:0] m0_sel_i;
110wire        m0_we_i;
111wire        m0_cyc_i; 
112wire        m0_stb_i;
113wire        m0_ack_o;
114
115wire [63:0] m1_dat_i;
116wire [63:0] m1_dat_o;
117wire [63:0] m1_adr_i;
118wire [ 7:0] m1_sel_i;
119wire        m1_we_i;
120wire        m1_cyc_i; 
121wire        m1_stb_i;
122wire        m1_ack_o;
123
124wire [63:0] s0_dat_i; 
125wire [63:0] s0_dat_o;
126wire [63:0] s0_adr_o;
127wire [ 7:0] s0_sel_o;
128wire        s0_we_o;
129wire        s0_cyc_o; 
130wire        s0_stb_o;
131wire        s0_ack_i;
132
133wire [63:0] s1_dat_i; 
134wire [63:0] s1_dat_o;
135wire [63:0] s1_adr_o;
136wire [ 7:0] s1_sel_o;
137wire        s1_we_o;
138wire        s1_cyc_o; 
139wire        s1_stb_o;
140wire        s1_ack_i;
141
142wire [63:0] s2_dat_i; 
143wire [63:0] s2_dat_o;
144wire [63:0] s2_adr_o;
145wire [ 7:0] s2_sel_o;
146wire        s2_we_o;
147wire        s2_cyc_o; 
148wire        s2_stb_o;
149wire        s2_ack_i;
150
151wire [63:0] s3_dat_i; 
152wire [63:0] s3_dat_o;
153wire [63:0] s3_adr_o;
154wire [ 7:0] s3_sel_o;
155wire        s3_we_o;
156wire        s3_cyc_o; 
157wire        s3_stb_o;
158wire        s3_ack_i;
159
160wire [63:0] s4_dat_i; 
161wire [63:0] s4_dat_o;
162wire [63:0] s4_adr_o;
163wire [ 7:0] s4_sel_o;
164wire        s4_we_o;
165wire        s4_cyc_o; 
166wire        s4_stb_o;
167wire        s4_ack_i;
168
169wb_conbus_top wishbone (
170    .clk_i(wb_clk_i), 
171    .rst_i(wb_rst_i), 
172   
173    //CPU
174    .m0_dat_i(m0_dat_i), 
175    .m0_dat_o(m0_dat_o), 
176    .m0_adr_i(m0_adr_i), 
177    .m0_sel_i(m0_sel_i), 
178    .m0_we_i(m0_we_i), 
179    .m0_cyc_i(m0_cyc_i), 
180    .m0_stb_i(m0_stb_i), 
181    .m0_ack_o(m0_ack_o), 
182    .m0_err_o(), 
183    .m0_rty_o(), 
184    .m0_cab_i(0),
185   
186    //Ethernet
187    .m1_dat_i(m1_dat_i), 
188    .m1_dat_o(m1_dat_o), 
189    .m1_adr_i(m1_adr_i), 
190    .m1_sel_i(m1_sel_i), 
191    .m1_we_i(m1_we_i), 
192    .m1_cyc_i(m1_cyc_i), 
193    .m1_stb_i(m1_stb_i), 
194    .m1_ack_o(m1_ack_o), 
195    .m1_err_o(m1_err_o), 
196    .m1_rty_o(m1_rty_o), 
197    .m1_cab_i(m1_cab_i), 
198
199    .m2_dat_i(0), 
200    .m2_dat_o(), 
201    .m2_adr_i(0), 
202    .m2_sel_i(0), 
203    .m2_we_i(0), 
204    .m2_cyc_i(0), 
205    .m2_stb_i(0), 
206    .m2_ack_o(), 
207    .m2_err_o(), 
208    .m2_rty_o(), 
209    .m2_cab_i(0), 
210
211    .m3_dat_i(0), 
212    .m3_dat_o(), 
213    .m3_adr_i(0), 
214    .m3_sel_i(0), 
215    .m3_we_i(0), 
216    .m3_cyc_i(0), 
217    .m3_stb_i(0), 
218    .m3_ack_o(), 
219    .m3_err_o(), 
220    .m3_rty_o(), 
221    .m3_cab_i(0), 
222
223    .m4_dat_i(0), 
224    .m4_dat_o(), 
225    .m4_adr_i(0), 
226    .m4_sel_i(0), 
227    .m4_we_i(0), 
228    .m4_cyc_i(0), 
229    .m4_stb_i(0), 
230    .m4_ack_o(), 
231    .m4_err_o(), 
232    .m4_rty_o(), 
233    .m4_cab_i(0), 
234
235    .m5_dat_i(0), 
236    .m5_dat_o(), 
237    .m5_adr_i(0), 
238    .m5_sel_i(0), 
239    .m5_we_i(0), 
240    .m5_cyc_i(0), 
241    .m5_stb_i(0), 
242    .m5_ack_o(), 
243    .m5_err_o(), 
244    .m5_rty_o(), 
245    .m5_cab_i(0), 
246
247    .m6_dat_i(0), 
248    .m6_dat_o(), 
249    .m6_adr_i(0), 
250    .m6_sel_i(0), 
251    .m6_we_i(0), 
252    .m6_cyc_i(0), 
253    .m6_stb_i(0), 
254    .m6_ack_o(), 
255    .m6_err_o(), 
256    .m6_rty_o(), 
257    .m6_cab_i(0), 
258
259    .m7_dat_i(0), 
260    .m7_dat_o(), 
261    .m7_adr_i(0), 
262    .m7_sel_i(0), 
263    .m7_we_i(0), 
264    .m7_cyc_i(0), 
265    .m7_stb_i(0), 
266    .m7_ack_o(), 
267    .m7_err_o(), 
268    .m7_rty_o(), 
269    .m7_cab_i(0), 
270
271    //DRAM
272    .s0_dat_i(s0_dat_i), 
273    .s0_dat_o(s0_dat_o), 
274    .s0_adr_o(s0_adr_o), 
275    .s0_sel_o(s0_sel_o), 
276    .s0_we_o(s0_we_o), 
277    .s0_cyc_o(s0_cyc_o), 
278    .s0_stb_o(s0_stb_o), 
279    .s0_ack_i(s0_ack_i), 
280    .s0_err_i(0), 
281    .s0_rty_i(0), 
282    .s0_cab_o(),
283   
284    //Flash
285    .s1_dat_i(s1_dat_i), 
286    .s1_dat_o(s1_dat_o), 
287    .s1_adr_o(s1_adr_o), 
288    .s1_sel_o(s1_sel_o), 
289    .s1_we_o(s1_we_o), 
290    .s1_cyc_o(s1_cyc_o), 
291    .s1_stb_o(s1_stb_o), 
292    .s1_ack_i(s1_ack_i), 
293    .s1_err_i(s1_err_i), 
294    .s1_rty_i(s1_rty_i), 
295    .s1_cab_o(s1_cab_o), 
296
297    //Ethernet
298    .s2_dat_i(s2_dat_i), 
299    .s2_dat_o(s2_dat_o), 
300    .s2_adr_o(s2_adr_o), 
301    .s2_sel_o(s2_sel_o), 
302    .s2_we_o(s2_we_o), 
303    .s2_cyc_o(s2_cyc_o), 
304    .s2_stb_o(s2_stb_o), 
305    .s2_ack_i(s2_ack_i), 
306    .s2_err_i(s2_err_i), 
307    .s2_rty_i(s2_rty_i), 
308    .s2_cab_o(s2_cab_o), 
309
310    //UART
311    .s3_dat_i({s3_dat_i[31:0],s3_dat_i[31:0]}), 
312    .s3_dat_o(s3_dat_o), 
313    .s3_adr_o(s3_adr_o), 
314    .s3_sel_o(s3_sel_o), 
315    .s3_we_o(s3_we_o), 
316    .s3_cyc_o(s3_cyc_o), 
317    .s3_stb_o(s3_stb_o), 
318    .s3_ack_i(s3_ack_i), 
319    .s3_err_i(s3_err_i), 
320    .s3_rty_i(s3_rty_i), 
321    .s3_cab_o(s3_cab_o), 
322
323    //Second flash interface for fff8xxxxxx ram disk addressing
324    .s4_dat_i(s4_dat_i), 
325    .s4_dat_o(s4_dat_o), 
326    .s4_adr_o(s4_adr_o), 
327    .s4_sel_o(s4_sel_o), 
328    .s4_we_o(s4_we_o), 
329    .s4_cyc_o(s4_cyc_o), 
330    .s4_stb_o(s4_stb_o), 
331    .s4_ack_i(s4_ack_i), 
332    .s4_err_i(s4_err_i), 
333    .s4_rty_i(s4_rty_i), 
334    .s4_cab_o(s4_cab_o), 
335
336    .s5_dat_i(0), 
337    .s5_dat_o(), 
338    .s5_adr_o(), 
339    .s5_sel_o(), 
340    .s5_we_o(), 
341    .s5_cyc_o(), 
342    .s5_stb_o(), 
343    .s5_ack_i(0), 
344    .s5_err_i(0), 
345    .s5_rty_i(0), 
346    .s5_cab_o(), 
347
348    .s6_dat_i(0), 
349    .s6_dat_o(), 
350    .s6_adr_o(), 
351    .s6_sel_o(), 
352    .s6_we_o(), 
353    .s6_cyc_o(), 
354    .s6_stb_o(), 
355    .s6_ack_i(0), 
356    .s6_err_i(0), 
357    .s6_rty_i(0), 
358    .s6_cab_o(), 
359
360    .s7_dat_i(0), 
361    .s7_dat_o(), 
362    .s7_adr_o(), 
363    .s7_sel_o(), 
364    .s7_we_o(), 
365    .s7_cyc_o(), 
366    .s7_stb_o(), 
367    .s7_ack_i(0), 
368    .s7_err_i(0), 
369    .s7_rty_i(0), 
370    .s7_cab_o() 
371);
372       
373s1_top cpu (
374    .sys_clock_i(wb_clk_i), 
375    .sys_reset_i(wb_rst_i), 
376    .eth_irq_i(eth_irq), 
377    .wbm_ack_i(m0_ack_o), 
378    .wbm_data_i(m0_dat_o), 
379    .wbm_cycle_o(m0_cyc_i), 
380    .wbm_strobe_o(m0_stb_i), 
381    .wbm_we_o(m0_we_i), 
382    .wbm_addr_o(m0_adr_i), 
383    .wbm_data_o(m0_dat_i), 
384    .wbm_sel_o(m0_sel_i)
385    );
386
387wire [7:0] fifo_used;
388
389dram_wb dram_wb_inst (
390    .clk200(sysclk), 
391    //.clk200(clk_in),
392    //.rup(rup),
393    //.rdn(rdn),
394    .wb_clk_i(wb_clk_i), 
395    .wb_rst_i(wb_rst_i), 
396    .wb_dat_i(s0_dat_o), 
397    .wb_dat_o(s0_dat_i), 
398    .wb_adr_i(s0_adr_o), 
399    .wb_sel_i(s0_sel_o), 
400    .wb_we_i(s0_we_o), 
401    .wb_cyc_i(s0_cyc_o), 
402    .wb_stb_i(s0_stb_o), 
403    .wb_ack_o(s0_ack_i), 
404    .wb_err_o(s0_err_i), 
405    .wb_rty_o(s0_rty_i), 
406    .wb_cab_i(s0_cab_o), 
407    .ddr3_dq(ddr3_dq), 
408    .ddr3_dqs(ddr3_dqs), 
409    .ddr3_dqs_n(ddr3_dqs_n), 
410    .ddr3_ck(ddr3_ck), 
411    .ddr3_ck_n(ddr3_ck_n), 
412    .ddr3_reset(ddr3_reset),
413    .ddr3_a(ddr3_a), 
414    .ddr3_ba(ddr3_ba), 
415    .ddr3_ras_n(ddr3_ras_n), 
416    .ddr3_cas_n(ddr3_cas_n), 
417    .ddr3_we_n(ddr3_we_n), 
418    .ddr3_cs_n(ddr3_cs_n), 
419    .ddr3_odt(ddr3_odt), 
420    .ddr3_ce(ddr3_ce), 
421    .ddr3_dm(ddr3_dm), 
422    .phy_init_done(phy_init_done), 
423    .dcm_locked(dcm_locked), 
424    .fifo_used(fifo_used),
425    .sysrst(sysrst)
426);
427
428WBFLASH flash (
429    .wb_clk_i(wb_clk_i), 
430    .wb_rst_i(wb_rst_i), 
431   
432    .wb_dat_i(s1_dat_o), 
433    .wb_dat_o(s1_dat_i), 
434    .wb_adr_i(s1_adr_o), 
435    .wb_sel_i(s1_sel_o), 
436    .wb_we_i(s1_we_o), 
437    .wb_cyc_i(s1_cyc_o), 
438    .wb_stb_i(s1_stb_o), 
439    .wb_ack_o(s1_ack_i), 
440    .wb_err_o(s1_err_i), 
441    .wb_rty_o(s1_rty_i), 
442    .wb_cab_i(s1_cab_o), 
443
444    .wb1_dat_i(s4_dat_o), 
445    .wb1_dat_o(s4_dat_i), 
446    .wb1_adr_i(s4_adr_o), 
447    .wb1_sel_i(s4_sel_o), 
448    .wb1_we_i(s4_we_o), 
449    .wb1_cyc_i(s4_cyc_o), 
450    .wb1_stb_i(s4_stb_o), 
451    .wb1_ack_o(s4_ack_i), 
452    .wb1_err_o(s4_err_i), 
453    .wb1_rty_o(s4_rty_i), 
454    .wb1_cab_i(s4_cab_o), 
455
456    .flash_addr(flash_addr), 
457    .flash_data(flash_data), 
458    .flash_oen(flash_oen), 
459    .flash_wen(flash_wen), 
460    .flash_cen(flash_cen)
461    //.flash_rev(flash_rev)
462);
463
464uart_top uart16550 (
465    .wb_clk_i(wb_clk_i), 
466    .wb_rst_i(wb_rst_i), 
467    .wb_adr_i({s3_adr_o[4:3],s3_sel_o[3:0]==4'h0 ? 1'b0:1'b1,2'b00}), 
468    .wb_dat_i(s3_sel_o[3:0]==4'h0 ? {s3_dat_o[39:32],s3_dat_o[47:40],s3_dat_o[55:48],s3_dat_o[63:56]}:{s3_dat_o[7:0],s3_dat_o[15:8],s3_dat_o[23:16],s3_dat_o[31:24]}), 
469    .wb_dat_o({s3_dat_i[7:0],s3_dat_i[15:8],s3_dat_i[23:16],s3_dat_i[31:24]}), 
470    .wb_we_i(s3_we_o), 
471    .wb_stb_i(s3_stb_o), 
472    .wb_cyc_i(s3_cyc_o), 
473    .wb_ack_o(s3_ack_i), 
474    .wb_sel_i(s3_sel_o[3:0]==4'h0 ? {s3_sel_o[4],s3_sel_o[5],s3_sel_o[6],s3_sel_o[7]}:{s3_sel_o[0],s3_sel_o[1],s3_sel_o[2],s3_sel_o[3]}), // Big endian
475    .int_o(int_o), 
476    .stx_pad_o(stx), 
477    .srx_pad_i(srx), 
478    .rts_pad_o(), 
479    .cts_pad_i(1), 
480    .dtr_pad_o(), 
481    .dsr_pad_i(1), 
482    .ri_pad_i(0), 
483    .dcd_pad_i(1),
484         .baud_o(baud_o)
485);
486
487/*
488// OpenCores 10/100 Ethernet MAC
489eth_top eth_mac (
490    .wb_clk_i(wb_clk_i),
491    .wb_rst_i(wb_rst_i),
492   
493    .wb_dat_i(wb_sel_i[7:4]==4'b0 ? {wb_dat_i[7:0],wb_dat_i[15:8],wb_dat_i[23:16],wb_dat_i[31:24]}:{wb_dat_i[39:32],wb_dat_i[47:40],wb_dat_i[55:48],wb_dat_i[63:56]}),
494    .wb_dat_o(dat_o),
495    .wb_adr_i(wb_adr_i[31:0]),
496    .wb_sel_i(wb_sel_i[7:4]==4'b0 ? {wb_sel_i[0],wb_sel_i[1],wb_sel_i[2],wb_sel_i[3]}:{wb_sel_i[4],wb_sel_i[5],wb_sel_i[6],wb_sel_i[7]}),
497    .wb_we_i(wb_we_i),
498    .wb_cyc_i(wb_cyc_i),
499    .wb_stb_i(wb_stb_i),
500    .wb_ack_o(wb_ack_o),
501    .wb_err_o(wb_err_o),
502    .m_wb_adr_o(m_wb_adr_o[31:0]),
503    .m_wb_sel_o(sel_o),
504    .m_wb_we_o(m_wb_we_o),
505    .m_wb_dat_o(mdat_o),
506    .m_wb_dat_i(m_wb_adr_o[2] ? {m_wb_dat_i[7:0],m_wb_dat_i[15:8],m_wb_dat_i[23:16],m_wb_dat_i[31:24]}:{m_wb_dat_i[39:32],m_wb_dat_i[47:40],m_wb_dat_i[55:48],m_wb_dat_i[63:56]}),
507    .m_wb_cyc_o(m_wb_cyc_o),
508    .m_wb_stb_o(m_wb_stb_o),
509    .m_wb_ack_i(m_wb_ack_i),
510    .m_wb_err_i(m_wb_err_i),
511   
512    .mtx_clk_pad_i(mtx_clk),
513    .mtxd_pad_o(mtxd),
514    .mtxen_pad_o(mtxen),
515    .mtxerr_pad_o(mtxerr),
516    .mrx_clk_pad_i(mrx_clk),
517    .mrxd_pad_i(mrxd),
518    .mrxdv_pad_i(mrxdv),
519    .mrxerr_pad_i(mrxerr),
520    .mcoll_pad_i(mcoll),
521    .mcrs_pad_i(mcrs),
522    .mdc_pad_o(mdc),
523    .md_pad_i(md_i),
524    .md_pad_o(md_o),
525    .md_padoe_o(md_oe),
526    .int_o(int_eth)
527); */
528
529/*eth_sgmii eth_ctrl (
530   .wb_clk_i(wb_clk_i),
531    .wb_rst_i(wb_rst_i),
532    .sysclk(sysclk),
533   
534    .wb_dat_i(s2_dat_o),
535    .wb_dat_o(s2_dat_i),
536    .wb_adr_i(s2_adr_o),
537    .wb_sel_i(s2_sel_o),
538    .wb_we_i(s2_we_o),
539    .wb_cyc_i(s2_cyc_o),
540    .wb_stb_i(s2_stb_o),
541    .wb_ack_o(s2_ack_i),
542    .wb_err_o(s2_err_i),
543
544    .m_wb_adr_o(m1_adr_i),
545    .m_wb_sel_o(m1_sel_i),
546    .m_wb_we_o(m1_we_i),
547    .m_wb_dat_o(m1_dat_i),
548    .m_wb_dat_i(m1_dat_o),
549    .m_wb_cyc_o(m1_cyc_i),
550    .m_wb_stb_o(m1_stb_i),
551    .m_wb_ack_i(m1_ack_o),
552    .m_wb_err_i(m1_err_o),
553   
554    .sgmii_tx(eth_tx),
555    .sgmii_rx(eth_rx),
556    .led_10(led_10),
557    .led_100(led_100),
558    .led_1000(led_1000),
559    .led_an(led_an),
560    .led_disp_err(led_disp_err),
561    .led_char_err(led_char_err),
562    .led_link(led_link),
563   
564    .md(md),
565    .mdc(mdc),
566   
567    .int_eth(eth_int)
568);
569*/
570assign eth_rst=!wb_rst_i; // PHY reset
571         
572wire sysrst_p;
573assign sysrst_p=!sysrst;
574
575
576IBUFG ibufg_inst (.O(sysclk),.I(clk_in));
577BUFG bufg_inst (.O(pllclk),.I(sysclk));
578
579// Standard PLL
580pll pll_inst(
581        .RST_IN(sysrst_p),
582        .CLKIN1_IN(pllclk),
583        .CLKOUT0_OUT(wb_clk_i), //Up to 75 MHz on Stratix IV
584        .LOCKED_OUT(dcm_locked)
585);
586       
587assign wb_rst_i=(!dcm_locked || !phy_init_done);
588         
589//reg [223:0] ILA_DATA;
590
591/*
592[63:0]    address
593[127:64]  data to core
594[191:128] data from core
595[199:192] sel
596[200]     cyc
597[201]     stb
598[202]     we
599[203]     ack
600*/
601
602// SignalTap II
603/*ST ila(
604        .acq_clk(wb_clk_i),
605        .acq_data_in(ILA_DATA),
606        .acq_trigger_in(ILA_DATA),
607        .storage_enable(ILA_DATA[203]) // wb_ack
608);*/
609
610// InSystem Sources
611/*VIO vio_inst(
612        .probe(0),
613        .source_clk(wb_clk_i),
614        .source(VIO_SIG)
615);*/
616
617/*always @(posedge wb_clk_i or posedge wb_rst_i)
618   if(wb_rst_i)
619           cycle_count<=0;
620        else
621           cycle_count<=cycle_count+1;
622
623always @( * )
624   begin
625      case(VIO_SIG)
626         2'b00:
627            begin
628               ILA_DATA[63:0]<=m0_adr_i;
629               ILA_DATA[127:64]<=m0_dat_o;
630               ILA_DATA[191:128]<=m0_dat_i;
631               ILA_DATA[199:192]<=m0_sel_i;
632               ILA_DATA[200]<=m0_cyc_i;
633               ILA_DATA[201]<=m0_stb_i;
634               ILA_DATA[202]<=m0_we_i;
635               ILA_DATA[203]<=m0_ack_o;
636            end
637         2'b01:
638            begin
639               ILA_DATA[63:0]<=m1_adr_i;
640               ILA_DATA[127:64]<=m1_dat_o;
641               ILA_DATA[191:128]<=m1_dat_i;
642               ILA_DATA[199:192]<=m1_sel_i;
643               ILA_DATA[200]<=m1_cyc_i;
644               ILA_DATA[201]<=m1_stb_i;
645               ILA_DATA[202]<=m1_we_i;
646               ILA_DATA[203]<=m1_ack_o;
647            end
648         2'b10:
649            begin
650               ILA_DATA[63:0]<=s2_adr_o;
651               ILA_DATA[127:64]<=s2_dat_o;
652               ILA_DATA[191:128]<=s2_dat_i;
653               ILA_DATA[199:192]<=s2_sel_o;
654               ILA_DATA[200]<=s2_cyc_o;
655               ILA_DATA[201]<=s2_stb_o;
656               ILA_DATA[202]<=s2_we_o;
657               ILA_DATA[203]<=s2_ack_i;
658            end
659         2'b11:
660            begin
661               ILA_DATA[63:0]<=s4_adr_o;
662               ILA_DATA[127:64]<=s4_dat_o;
663               ILA_DATA[191:128]<=s4_dat_i;
664               ILA_DATA[199:192]<=s4_sel_o;
665               ILA_DATA[200]<=s4_cyc_o;
666               ILA_DATA[201]<=s4_stb_o;
667               ILA_DATA[202]<=s4_we_o;
668               ILA_DATA[203]<=s4_ack_i;
669            end
670      endcase
671      ILA_DATA[204]<=stx;
672      ILA_DATA[205]<=srx;
673      ILA_DATA[206]<=baud_o;
674      //ILA_DATA[220:207]<=cycle_count[31:18];
675      ILA_DATA[220:213]<=fifo_used;
676      ILA_DATA[212:207]<=cycle_count[31:26];
677      ILA_DATA[221]<=dcm_locked;
678      ILA_DATA[222]<=wb_rst_i;
679      ILA_DATA[223]<=phy_init_done;
680   end
681*/
682endmodule
Note: See TracBrowser for help on using the repository browser.