Changeset 17 in XOpenSparcT1


Ignore:
Timestamp:
03/25/11 12:19:25 (14 years ago)
Author:
pntsvt00
Message:

la simulazione legge dalla flash

Location:
trunk
Files:
2 added
9 edited

Legend:

Unmodified
Added
Removed
  • trunk/Top/W1.v

    r14 r17  
    3333   //output        ddr3_reset, 
    3434   output [12:0] ddr3_a, 
    35    output [ 2:0] ddr3_ba, 
     35   output [ 1:0] ddr3_ba, 
    3636   output        ddr3_ras_n, 
    3737   output        ddr3_cas_n, 
     
    9292wire pllclk; 
    9393wire sysclk; 
     94wire wb_clk_i; 
    9495wire wb_rst_i; 
    9596wire [35:0] CONTROL0; 
     
    100101reg [31:0] cycle_count; 
    101102 
    102 assign flash_clk=1; 
     103assign flash_clk=wb_clk_i; 
    103104assign flash_adv=0; 
    104105assign flash_rst=!wb_rst_i; 
     
    182183    .m0_err_o(),  
    183184    .m0_rty_o(),  
    184     .m0_cab_i(0), 
     185    .m0_cab_i(1'b0), 
    185186     
    186187    //Ethernet 
     
    197198    .m1_cab_i(m1_cab_i),  
    198199 
    199     .m2_dat_i(0),  
     200    .m2_dat_i(64'h0000000000000000),  
    200201    .m2_dat_o(),  
    201     .m2_adr_i(0),  
    202     .m2_sel_i(0),  
    203     .m2_we_i(0),  
    204     .m2_cyc_i(0),  
    205     .m2_stb_i(0),  
     202    .m2_adr_i(64'h0000000000000000),  
     203    .m2_sel_i(8'h00),  
     204    .m2_we_i(1'b0),  
     205    .m2_cyc_i(1'b0),  
     206    .m2_stb_i(1'b0),  
    206207    .m2_ack_o(),  
    207208    .m2_err_o(),  
    208209    .m2_rty_o(),  
    209     .m2_cab_i(0),  
     210    .m2_cab_i(1'b0),  
    210211 
    211212    .m3_dat_i(0),  
     
    426427); 
    427428 
    428 WBFLASH flash ( 
     429WBFLASH flash_inst ( 
    429430    .wb_clk_i(wb_clk_i),  
    430431    .wb_rst_i(wb_rst_i),  
     
    477478    .srx_pad_i(srx),  
    478479    .rts_pad_o(),  
    479     .cts_pad_i(1),  
     480    .cts_pad_i(1'b1),  
    480481    .dtr_pad_o(),  
    481     .dsr_pad_i(1),  
    482     .ri_pad_i(0),  
    483     .dcd_pad_i(1), 
    484         .baud_o(baud_o) 
     482    .dsr_pad_i(1'b1),  
     483    .ri_pad_i(1'b0),  
     484    .dcd_pad_i(1'b1), 
     485    .baud_o(baud_o) 
    485486); 
    486487 
     
    585586); 
    586587         
    587 assign wb_rst_i=(!dcm_locked || !phy_init_done); 
     588assign wb_rst_i=(!dcm_locked ); //FIXME 
     589//assign wb_rst_i=(!dcm_locked || !phy_init_done); //FIXME 
    588590          
    589591//reg [223:0] ILA_DATA; 
  • trunk/WB/wb_conbus_top.v

    r6 r17  
    133133 
    134134 
     135//parameter             s0_addr_w = 1 ;                 // slave 0 address decode width 
     136//parameter             s0_addr = 1'b0; // slave 0 address 
     137//parameter             s1_addr_w = 41 ;                        // slave 1 address decode width 
     138//parameter             s1_addr = {40'h800000FFF0,1'b0};        // slave 1 address  
    135139parameter               s0_addr_w = 1 ;                 // slave 0 address decode width 
    136 parameter               s0_addr = 1'b0; // slave 0 address 
     140parameter               s0_addr = 1'b1;      // slave 0 address 
     141 
    137142parameter               s1_addr_w = 41 ;                        // slave 1 address decode width 
    138 parameter               s1_addr = {40'h800000FFF0,1'b0};        // slave 1 address  
     143parameter               s1_addr = {40'h0000000000,1'b0};        // slave 1 address  
     144 
    139145parameter               s2_addr_w = 56 ;                    
    140146parameter               s2_addr = {56'h800000FFF0C2C1}; // slave 2 address 
  • trunk/WB2ALTDDR3/dram_wb.v

    r10 r17  
    4747   //output            ddr3_reset, 
    4848   output     [12:0] ddr3_a, 
    49    output     [ 2:0] ddr3_ba, 
     49   output     [ 1:0] ddr3_ba, 
    5050   output            ddr3_ras_n, 
    5151   output            ddr3_cas_n, 
     
    6464); 
    6565 
    66 wire [255:0] rd_data_fifo_out; 
     66wire [127:0] rd_data_fifo_out; 
    6767reg  [ 23:0] rd_addr_cache; 
    68 wire [ 71:0] wr_dout; 
     68wire [127:0] wr_dout; 
    6969wire [ 31:0] cmd_out; 
    7070reg          wb_stb_i_d; 
    71 reg  [ 31:0] mask_data; 
     71reg  [ 15:0] mask_data; 
    7272 
    7373wire dram_ready; 
     
    8383    .phy_init_done(phy_init_done), 
    8484    .app_wdf_mask_data(mask_data), 
    85     .app_af_addr(cmd_out[25:2]), 
     85    .app_af_addr(cmd_out[31:1]), 
    8686    .rd_data_valid(rd_data_valid), 
    8787    .rd_data_fifo_out(rd_data_fifo_out),     
    88     .app_wdf_data(wr_dout[63:0]), 
     88    .app_wdf_data(wr_dout[127:0]), 
    8989          
    9090         // in dubbio 
     
    9696         .clk0_tb(), 
    9797         .idly_clk_200(clk200), 
    98          //.rst0_tb(ddr3_reset), 
     98         .rst0_tb(ddr3_reset), 
    9999     
    100100    .ddr2_dqs(ddr3_dqs), 
     
    110110    .ddr2_we_n(ddr3_we_n), 
    111111    .ddr2_ba(ddr3_ba), 
    112         .ddr2_a(ddr3_a), 
     112    .ddr2_a(ddr3_a), 
    113113    .ddr2_dm(ddr3_dm) 
    114114//               | 
     
    178178); 
    179179*/ 
     180 
    180181assign ddr_rst=!phy_init_done; 
    181182 
     
    299300reg rd_data_valid_stb_d3; 
    300301reg rd_data_valid_stb_d4; 
    301 reg [255:0] rd_data_fifo_out_d; 
     302reg [127:0] rd_data_fifo_out_d; 
    302303reg wb_ack_d; 
    303304 
  • trunk/Xilinx/cachedir.v

    r10 r17  
    2323    input enable, 
    2424    input wren_a, 
    25     input [ 7:0] address_a, 
     25    input [ 8:0] address_a, 
    2626    input [28:0] data_a, 
    2727    output [ 28:0] q_a, 
    2828    input wren_b, 
    29     input [ 7:0] address_b, 
     29    input [ 8:0] address_b, 
    3030    input [28:0] data_b, 
    3131    output [28:0] q_b 
    3232    ); 
    3333 
    34 reg [28:0] mem1 [(2**7)-1:0]; 
    35 reg [28:0] mem2 [(2**7)-1:0]; 
     34reg [28:0] mem1 [(2**8)-1:0]; 
     35reg [28:0] mem2 [(2**8)-1:0]; 
    3636       
    3737always @(posedge clock) 
  • trunk/Xilinx/dram.v

    r10 r17  
    7474   parameter CKE_WIDTH               = 1,        
    7575                                       // # of memory clock enable outputs. 
    76    parameter CLK_WIDTH               = 2,        
     76   parameter CLK_WIDTH               = 1,        
    7777                                       // # of clock outputs. 
    7878   parameter COL_WIDTH               = 10,        
  • trunk/os2wb/os2wb.v

    r14 r17  
    12311231   .enable(dir_en), 
    12321232   .wren_a(icache0_alloc || icache0_dealloc || icache_inval_all || cache_init), 
    1233    .address_a({1'b0,icache_index}), 
     1233   .address_a({2'b0,icache_index}), 
    12341234   .data_a(icache_data), 
    12351235   .q_a(icache0_do), 
    12361236    
    12371237   .wren_b(icache1_alloc || icache1_dealloc || icache_inval_all || cache_init), 
    1238    .address_b({1'b1,icache_index}), 
     1238   .address_b({2'b01,icache_index}), 
    12391239   .data_b(icache_data), 
    12401240   .q_b(icache1_do)  
  • trunk/sim/flash.v

    r12 r17  
    2525 
    2626// Parameters 
    27    parameter     addr_bits = 20; 
     27   parameter     addr_bits = 22; 
    2828   parameter     addr_max = (1<<addr_bits)-1; 
    2929   parameter     memfilename = "memory.hex"; 
  • trunk/sim/simula.do

    r15 r17  
    3232vlog  $env(XILINX)/../../verilog/src/glbl.v 
    3333#vlog  $XILINX/../../verilog/src/glbl.v 
    34 vlog  ../sim/*.v 
     34vlog  +define+DEBUG ../sim/*.v 
    3535 
    3636#Pass the parameters for memory model parameter file# 
     
    3939#Load the design. Use required libraries.# 
    4040 
    41 vsim -c -t ps -novopt +notimingchecks -L unisims_ver -L XilinxCoreLib work.tb_top glbl 
     41 
     42vsim -t ps -novopt +notimingchecks -L unisims_ver -L XilinxCoreLib work.tb_top glbl 
     43 
     44#vsim -c -t ps -novopt +notimingchecks -L unisims_ver -L XilinxCoreLib work.tb_top glbl 
    4245#vsim -c -t ps -novopt +notimingchecks work.tb_top glbl 
    4346 
  • trunk/sim/tb_top.v

    r16 r17  
    3232   wire [DQS_WIDTH-1:0]         ddr2_dqs_n_sdram; 
    3333   wire [7:0]                   ddr2_dm_sdram; 
    34    wire                         ddr2_clk_sdram; 
    35    wire                         ddr2_clk_n_sdram; 
    36    wire                         ddr2_address_sdram; 
    37    wire [2:0]                   ddr2_ba_sdram; 
     34   wire                                  ddr2_clk_sdram; 
     35   wire                                     ddr2_clk_n_sdram; 
     36   wire [12:0]                                ddr2_address_sdram; 
     37   wire [1:0]                           ddr2_ba_sdram; 
    3838   wire                         ddr2_ras_n_sdram; 
    3939   wire                         ddr2_cas_n_sdram; 
     
    4545   wire                          stx; 
    4646   wire                          srx; 
     47    
     48   wire [21:0]                    flash_addr;  
     49   wire [15:0]                    flash_data; 
     50    
     51 
    4752    
    4853   initial begin 
     
    6065    //     #1000 
    6166    //     sys_reset <= 1'b0; 
    62          #49000 
     67         #100000 
    6368         $display("INFO: TBENCH: Completed simulation!"); 
    6469         $finish; 
     
    101106( 
    102107   .clk_in (clk_in), 
    103    .sysrst (sysrsti_out), 
     108   .sysrst (sys_rst_out), 
    104109 
    105110   // ddr3 memory interface 
     
    110115   .ddr3_ck_n (ddr2_clk_n_sdram), 
    111116   .ddr3_a (ddr2_address_sdram), 
    112    .ddr3_ba (ddr2_ba_sdram), 
     117   .ddr3_ba (ddr2_ba_sdram), //FIXME 
    113118   .ddr3_ras_n (ddr2_ras_n_sdram), 
    114119   .ddr3_cas_n (ddr2_cas_n_sdram), 
     
    164169                      .we_n      (ddr2_we_n_sdram), 
    165170                      .dm_rdqs   (ddr2_dm_sdram[(2*(i+1))-1 : i*2]), 
    166                       .ba        (ddr2_ba_sdram), 
     171                      .ba        (ddr2_ba_sdram), //FIXME 
    167172                      .addr      (ddr2_address_sdram), 
    168173                      .dq        (ddr2_dq_sdram[(16*(i+1))-1 : i*16]), 
Note: See TracChangeset for help on using the changeset viewer.